3、Verilog语法--i)时序电路的设计【含答案】 IC设计与方法

(1)单选题

always @(posedge clk)
     

begin
      

  if(!reset)
          

     q<=0;
      

  else
          

     q<=d;
  

end

  

A  同步低电平复位

B  同步高电平复位

C  异步低电平复位

D  异步高电平复位

(2)单选题

D触发器不可以实现以下哪种功能

A  串并转换

B  移位寄存器

C  多路选择器

D  并串转换

(3)单选题

下列哪种原件不具有记忆功能

A  编码器

B  D触发器

C  计数器

D  RS触发器

(4)单选题

时序逻辑电路的特点

A  电路任何时刻输出只与当前输入有关

B  电路任何时刻输出只与当前状态有关

C  电路的输出间接与上一状态有关

D  电路的输出与上一状态无任何关系

(5)单选题

移位寄存器只能串行输出。

A  错

B  对

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