（1）单选题
always@（a or b or x or c）
begin
x=a&b；
x=c；
y=x |b；
end
最终y的值是什么
A c|b
B b
C a&bc|b
（2）单选题
always模块描述组合逻辑电路时，用阻塞赋值语句，描述时序逻辑电路时用非阻塞语句
A 正确
B 错误
（3）单选题
在同一个always块中
A 只能用阻塞赋值语句
B 只能用非阻塞赋值语句
C 两者均可以用，也可以混用
D 两者均可以用，但不能混用
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未经允许不得转载！3、Verilog语法--g)阻塞与非阻塞赋值【含答案】 IC设计与方法