（1）填空题
已知一个由两级上升沿触发的寄存器和一个组合逻辑路径组成的时序路径的所有寄存器的建立时间都等于0.8ns，时钟至输出（clock to Q）的延时都等于1ns，中间的组合逻辑部分的传播延时等于2.2ns，当这个路径的寄存器时钟之间存在一个正向的0.3ns时钟偏差时，那么这个时序路径所允许的最短时钟周期是_[填空1]_ns
（2）填空题
已知一个由两级上升沿触发的寄存器和一个组合逻辑路径组成的时序路径的所有寄存器的保持时间都等于0.2ns，时钟至输出（clock to Q）的污染延时都等于0.1 ns，当这个路径的寄存器时钟之间存在一个正向的0.3ns时钟偏差时，那么中间的组合逻辑部分的污染延时应该大于_[填空1]_ns
（3）填空题
已知一个由两级上升沿触发的寄存器和一个组合逻辑路径组成的时序路径的所有寄存器的建立时间都等于0.8ns，时钟至输出（clock to Q）的延时都等于1ns，中间的组合逻辑部分的传播延时等于2.2ns，当各处时钟都存在最大值为0.1ns的绝对时钟抖动时，那么这个时序路径所允许的最短时钟周期是_[填空1]_ns
（4）填空题
已知一个由两级上升沿触发的寄存器和一个组合逻辑路径组成的时序路径的所有寄存器的保持时间都等于0.2ns，时钟至输出（clock to Q）的污染延时都等于0.1 ns，当各处时钟都存在最大值为0.1ns的绝对时钟抖动时，那么中间的组合逻辑部分的污染延时应该大于_[填空1]_ns
（5）单选题
下列哪个因素是造成时钟偏差的最主要原因（）
A 器件之间的工艺偏差
B 互连线介质厚度不均匀
C 温度梯度（分布的不均匀性）
D IR drop
（6）单选题
下列哪个因素是造成时钟抖动的最主要原因（）
A IR drop
B 温度梯度
C 信号线对时钟线的干扰
D 时钟源的抖动
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未经允许不得转载！第二节测试 时钟偏差和时钟抖动【含答案】 数字超大规模集成电路设计